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내가 하고 싶은 공부 정리할 꺼임

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[SystemVerilog] Data tpye and Module design 학습 주제 및 목표기본 및 사용자 정의 데이터 타입 : SystemVerilog에서 제공하는 다양한 데이터 타입을 이해하고 사용할 수 있다.Vector, Array, Structure : 복잡한 데이터 구조를 정의하고 사용 할 수 있다.Define module and Instantiation : 모듈을 정의하고 인스턴스화하여 기본 회로를 설계할 수 있다.Interface 와 package: 인터페이스와 패키지를 사용하여 모듈 간의 연결을 효율적으로 할 수 있다.### 3주차: 데이터 타입 및 모듈 설계 #### 학습 주제 및 목표 - **기본 및 사용자 정의 데이터 타입**: SystemVerilog에서 제공하는 다양한 데이터 타입을 이해하고 사용할 수 있다. - **벡터, 배열, 구조체**: 복잡한 데.. 공감수 0 댓글수 0 2024. 5. 25.
[SystemVerilog] SystemVerilog 기초 학습 주제SystemVerilog 개요데이터 타입모듈, 인터페이스, 패키지절차적 프로그래밍 (tasks, functions)Class 및 객체 지향 프로그래밍 학습 목표SystemVerilog의 기본 구조와 문법 이해다양한 데이터 타입과 모듈 설계Class와 객체 지향 프로그래밍 개념 적용 학습 자료IEEE Std 1800-2017 : SystemVerilog 표준 문서의 기본 개념 부분SystemVerilog 온라인 튜토리얼 : 다양한 튜토리얼 사이트에서 기본 문법과 예제 학습강의 비디오 : 유투브 또는 다른 교육 플랫폼에서 제공하는 SystemVerilog 강의 학습 활동기초 문법 연습 : 간단한 SystemVerilog 코드 작성 및 SimulationData type 실습 : 다양한 data ty.. 공감수 0 댓글수 0 2024. 5. 25.
SystemVerilog 및 UVM 공부 계획 목표:SystemVerilog 및 UVM을 통해 하드웨어 설계와 검증에 대한 포괄적인 이해를 달성하는 것을 목표로 합니다. 이를 위해 기초 개념부터 시작하여 고급 주제와 실습을 포함한 체계적인 학습 계획을 수립합니다.기간:총 12주 (3개월) 1. 주차: 기초 다지기 (SKIP) **학습 주제:** - 하드웨어 설명 언어(HDL) 개요 - Verilog 기본 문법 및 구조 **학습 자료:** - Verilog 튜토리얼 - 간단한 Verilog 예제 코드 작성 및 시뮬레이션 **활동:** - 간단한 논리 게이트 설계 및 시뮬레이션 - Verilog를 사용한 기본 회로 설계 연습 2-4. 주차: SystemVerilog 기초 **학습 주제:** - SystemVerilog 개요 - 데이터 타입, 모듈, 인터.. 공감수 0 댓글수 0 2024. 5. 25.
[SystemVerilog]Verification Guidelines 1.1 Introduction Verification Overview: 검증이란 무엇인지에 대한 개요를 제공합니다. 검증은 디자인이 맞게 동작하는지 확인하는 과정으로, 테스트벤치를 사용하여 디자인을 테스트하고 검증합니다. Verification Process: 검증 프로세스에 대한 간략한 설명이 포함됩니다. 이 프로세스는 검증 계획, 테스트 케이스 개발, 시뮬레이션 실행, 결과 분석 및 디버깅 등의 단계로 구성됩니다. Verification Goals: 검증의 목표와 중요성에 대해 설명합니다. 검증의 주요 목표는 디자인이 조건 충족하고 신뢰할 수 있는지 확인하는 것입니다. 또한, 검증은 디자인의 결함을 발견하고 수정함으로써 제품의 품질을 향상시키는 데 중요한 역할을 합니다. Verification Cha.. 공감수 0 댓글수 0 2024. 4. 21.

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