목표:
SystemVerilog 및 UVM을 통해 하드웨어 설계와 검증에 대한 포괄적인 이해를 달성하는 것을 목표로 합니다. 이를 위해 기초 개념부터 시작하여 고급 주제와 실습을 포함한 체계적인 학습 계획을 수립합니다.
기간:
총 12주 (3개월)
1. 주차: 기초 다지기 (SKIP)
**학습 주제:**
- 하드웨어 설명 언어(HDL) 개요
- Verilog 기본 문법 및 구조
**학습 자료:**
- Verilog 튜토리얼
- 간단한 Verilog 예제 코드 작성 및 시뮬레이션
**활동:**
- 간단한 논리 게이트 설계 및 시뮬레이션
- Verilog를 사용한 기본 회로 설계 연습
2-4. 주차: SystemVerilog 기초
**학습 주제:**
- SystemVerilog 개요
- 데이터 타입, 모듈, 인터페이스, 패키지
- 절차적 프로그래밍 (tasks, functions)
- 클래스 및 객체 지향 프로그래밍
**학습 자료:**
- IEEE Std 1800-2017 (SystemVerilog 표준 문서)
- SystemVerilog 온라인 튜토리얼 및 강의
**활동:**
- 다양한 데이터 타입 및 모듈 설계
- 클래스를 활용한 간단한 프로젝트
5-6. 주차: 고급 SystemVerilog 기능
**학습 주제:**
- 어서션 (Assertions)
- 커버리지 (Coverage)
- 제약 랜덤화 (Constrained Randomization)
**학습 자료:**
- IEEE Std 1800-2017, 어서션 및 커버리지 섹션
- SystemVerilog Assertions (SVA) 강의 및 실습
**활동:**
- 어서션을 사용한 테스트 벤치 작성
- 커버리지 포인트 설정 및 분석
7-9. 주차: UVM 기초
**학습 주제:**
- UVM 개요
- UVM 컴포넌트 및 시퀀스
- UVM 테스트 벤치 아키텍처
**학습 자료:**
- UVM 1.2 User Guide
- UVM Framework 튜토리얼
**활동:**
- 간단한 UVM 테스트 벤치 작성
- UVM 시퀀스를 사용한 테스트 케이스 작성
10-11. 주차: UVM 고급 주제
**학습 주제:**
- UVM 팩토리 및 설정
- UVM 리포팅 및 콜백
- 고급 UVM 시퀀스 및 드라이버 작성
**학습 자료:**
- UVM 1.2 User Guide 고급 섹션
- 고급 UVM 예제 및 실습
**활동:**
- 복잡한 UVM 테스트 벤치 작성
- UVM 콜백을 사용한 동적 테스트 환경 구성
12. 주차: 종합 프로젝트 및 리뷰
**학습 주제:**
- 종합 프로젝트
- 리뷰 및 피드백
**활동:**
- SystemVerilog 및 UVM을 사용한 종합 프로젝트 수행
- 프로젝트 리뷰 및 개선 사항 도출
---
### 추가 자료 및 참고 문헌
- [IEEE Std 1800-2017](https://ieeexplore.ieee.org/document/8299595)
- [UVM 1.2 User Guide](https://accellera.org/downloads/standards/uvm)
- [SystemVerilog for Verification](https://books.google.com/books?id=RYwvLQzIVDQC)
이 학습 계획을 통해 SystemVerilog 및 UVM의 기본부터 고급 주제까지 포괄적으로 학습할 수 있으며, 실습을 통해 이론을 실제 설계와 검증에 적용해볼 수 있습니다.
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